آی‌بی‌ام از اولین تراشه زیر ۱ نانومتری جهان با معماری «نانواِستَک» رونمایی کرد؛ وعده افزایش ۵۰ درصدی عملکرد برای هوش مصنوعی

برای دو دهه، صنعت نیمه‌رسانا به سمت یک دیوار فیزیکی در حال حرکت بوده است: نقطه‌ای که در آن ترانزیستورها آنقدر کوچک می‌شوند که قوانین فیزیک دیگر همکاری نمی‌کنند. با کوچک شدن ویژگی‌ها تا حد عرض چند اتم، الکترون‌ها شروع به نشت می‌کنند و ضرب‌آهنگ ثابت قانون مور – یعنی دو برابر شدن تاریخی قدرت محاسباتی در هر دو سال – به کندی گراییده است.[1]

اکنون، آی‌بی‌ام ادعا می‌کند که راهی برای عبور از این دیوار پیدا کرده است. این شرکت از اولین فناوری تراشه زیر ۱ نانومتری جهان رونمایی کرده و یک نمونه اولیه عملیاتی را در گره ۰.۷ نانومتری (یا ۷ آنگستروم) به نمایش گذاشته است.

این پیشرفت به مهندسان اجازه می‌دهد تا تقریباً ۱۰۰ میلیارد ترانزیستور را روی قطعه‌ای از سیلیکون به اندازه ناخن انسان جای دهند. این تقریباً دو برابر چگالی معماری ۲ نانومتری است که آی‌بی‌ام در سال ۲۰۲۱ معرفی کرده بود.[1]

بر اساس نتایج فنی منتشر شده، طراحی جدید نوید یک جهش قابل توجه در قابلیت‌ها را می‌دهد. پیش‌بینی می‌شود تراشه‌های ساخته شده بر اساس این گره، تا ۵۰ درصد عملکرد بیشتری نسبت به تراشه‌های ۲ نانومتری فعلی ارائه دهند، یا به طور جایگزین، برای انجام همان حجم کاری دقیق، ۷۰ درصد انرژی کمتری مصرف کنند.

برای دستیابی به این هدف، آی‌بی‌ام مجبور شد صفحه مسطح سنتی طراحی تراشه را کنار بگذارد. راز این موفقیت در معماری جدیدی نهفته است که این شرکت آن را «نانواِستَک» (nanostack) می‌نامد. نانواِستَک به جای تلاش برای فشرده‌سازی ترانزیستورهای بیشتر در کنار هم روی یک سطح دو بعدی، با استفاده از ادغام متوالی سه‌بعدی، به سمت بالا می‌سازد.[1]

از لحاظ تاریخی، این صنعت برای کنترل جریان الکترون در فضاهای کوچک شونده، به ترانزیستورهای FinFET و اخیراً به طراحی‌های «نانوشیت» (nanosheet) با گیت همه‌جانبه (GAA) متکی بوده است. اما حتی نانوشیت‌ها نیز محدودیتی دارند؛ با نازک‌تر شدن، در مهار نشت الکتریکی دچار مشکل می‌شوند.

نانواِستَک الگو را به سمت چیزی تغییر می‌دهد که صنعت آن را فناوری ترانزیستور اثر میدانی مکمل (CFET) می‌نامد. در یک چیدمان سنتی، ترانزیستورهای نوع n و نوع p در کنار یکدیگر قرار می‌گیرند. نانواِستَک آی‌بی‌ام آن‌ها را به صورت عمودی روی هم قرار داده و به شکل یک شهرک میکروسکوپی با چگالی بالا در می‌آورد.

این ادغام عمودی کاری فراتر از صرفه‌جویی در فضا انجام می‌دهد. از آنجایی که لایه‌های ترانزیستور به صورت جداگانه ساخته شده و با استفاده از یک لایه دی‌الکتریک فوق‌العاده نازک و نارسانا به هم متصل می‌شوند، مهندسان می‌توانند مواد نیمه‌رسانای مختلف را در همان پشته عمودی با هم ترکیب کنند.

این بدان معناست که عملکرد و بهره‌وری انرژی هر لایه ترانزیستور می‌تواند به طور مستقل بهینه شود، سطحی از کنترل دانه‌ای که قبلاً در تولید انبوه غیرممکن بود.

پیامدهای این فناوری برای هوش مصنوعی عمیق است. مدل‌های هوش مصنوعی مدرن به شدت انرژی‌بر هستند، که منجر به سرمایه‌گذاری‌های هنگفت در زیرساخت‌های انرژی و وادار کردن غول‌های فناوری به جستجوی منابع برق مستقل برای مراکز داده خود شده است.[2]

یک معماری تراشه که می‌تواند مصرف انرژی را تا ۷۰ درصد کاهش دهد، اساساً اقتصاد هوش مصنوعی را تغییر می‌دهد. برای زیرساخت‌های سازمانی، سیلیکون متراکم‌تر و کارآمدتر مستقیماً به کاهش شدید هزینه به ازای هر استنتاج (cost-per-inference) منجر می‌شود و اجرای مدل‌های پیچیده به صورت محلی را به جای اجاره محاسبات ابری، ارزان‌تر می‌کند.[2]

علاوه بر این، طراحی نانواِستَک مستقیماً به گلوگاه‌های حافظه که شتاب‌دهنده‌های هوش مصنوعی را آزار می‌دهند، رسیدگی می‌کند. در سمپوزیوم VLSI 2026، محققان نشان دادند که این معماری ۴۰ درصد بهبود مقیاس‌پذیری در SRAM – حافظه سریع روی تراشه که برای تغذیه حجم کاری هوش مصنوعی نیازمند داده ضروری است – فراهم می‌کند.[1]

آی‌بی‌ام تخمین می‌زند که شتاب‌دهنده‌های هوش مصنوعی آینده با استفاده از فناوری ۷ آنگستروم می‌توانند تقریباً ۹۰۰۰ تریلیون عملیات در ثانیه (TOPS) ارائه دهند، که شش برابر افزایش نسبت به ۱۵۰۰ TOPS تولید شده توسط سخت‌افزار پیشرو امروزی است.

با این حال، تحلیلگران صنعت هشدار می‌دهند که این در حال حاضر یک دستاورد تحقیقاتی است، نه یک محصول قابل عرضه. نمونه اولیه ثابت می‌کند که فیزیک کار می‌کند – آی‌بی‌ام با موفقیت عملکرد اینورتر CMOS عملیاتی را نشان داده است – اما تولید انبوه کاملاً مقوله‌ای متفاوت است.[1]

عرضه تراشه‌های نانواِستَک به بازار مستلزم غلبه بر موانع مهندسی عظیمی مرتبط با مدیریت حرارتی، بسته‌بندی پیشرفته و ادغام در مقیاس بزرگ است. روی هم قرار دادن عمودی ترانزیستورها گرما را متمرکز می‌کند، که باید به طور کارآمد دفع شود تا از ذوب شدن تراشه تحت بارهای سنگین جلوگیری شود.

تخمین زده می‌شود که تولید تجاری حداقل پنج سال فاصله داشته باشد. این امر به شدت به زنجیره‌های تأمین نسل بعدی، از جمله استقرار ماشین‌های لیتوگرافی High-NA EUV شرکت ASML، که برای چاپ مدارها در مقیاس اتمی مورد نیاز هستند، وابسته خواهد بود.[1][2]

آی‌بی‌ام خود به صورت انبوه تراشه تولید نمی‌کند؛ بلکه طرح‌های خود را مجوز می‌دهد. هنگامی که کارخانه‌های تولیدی مانند TSMC، اینتل و سامسونگ یک معماری زیر ۱ نانومتری عملی را مشاهده می‌کنند، نقشه راه کل صنعت تسریع می‌شود و یک هدف واضح برای دهه ۲۰۳۰ فراهم می‌گردد.[2]

در حال حاضر، نمایش موفقیت‌آمیز معماری نانواِستَک به یکی از مبرم‌ترین سوالات در فناوری مدرن پاسخ می‌دهد. این امر ثابت می‌کند که مسیر مقیاس‌دهی محاسباتی طولانی‌تر از آن چیزی است که بدبینان می‌ترسیدند، و تضمین می‌کند که سخت‌افزار مورد نیاز برای تقویت پیشرفت هوش مصنوعی در دهه آینده واقعاً قابل ساخت است.[1]