چگونه تراشه ۰.۷ نانومتری «نانواستک» IBM محدودیت‌های فیزیکی سیلیکون را در هم می‌شکند

برای بیش از شش دهه، صنعت نیمه‌رسانا تحت یک دستورالعمل ساده و بی‌امان فعالیت کرده است: ترانزیستور را کوچک کنید، تعداد بیشتری از آنها را روی یک قطعه سیلیکون تخت بسته‌بندی کنید و از مزایای محاسبات سریع‌تر و ارزان‌تر بهره ببرید. اما در سال‌های اخیر، این کوچک‌سازی جانبی با قوانین فیزیک برخورد کرده است. با نزدیک شدن گیت‌های ترانزیستور به عرض چند ده اتم، تونل‌زنی کوانتومی و اتلاف گرما، ادامه مقیاس‌بندی دو بعدی را تقریباً غیرممکن می‌سازد.

روز پنجشنبه، IBM از یک پیشرفت بزرگ رونمایی کرد که عملاً این دیوار فیزیکی را دور می‌زند. این شرکت اولین فناوری تراشه زیر ۱ نانومتر جهان را معرفی کرد که در گره ۰.۷ نانومتر (یا ۷ آنگستروم) کار می‌کند. IBM با فاصله گرفتن از سطح تخت و ساخت رو به بالا در محور Z، موفق شده است تقریباً ۱۰۰ میلیارد ترانزیستور را روی یک قطعه سیلیکون به اندازه تقریبی یک ناخن جای دهد.

پیامدهای این امر برای صنعت محاسبات، به ویژه بخش هوش مصنوعی که با کمبود انرژی مواجه است، بسیار گسترده است. بر اساس داده‌های فنی IBM، معماری جدید می‌تواند در مقایسه با تراشه‌های ۲ نانومتری که این شرکت در سال ۲۰۲۱ معرفی کرد، یا ۵۰ درصد افزایش در عملکرد خام یا ۷۰ درصد کاهش در مصرف انرژی ارائه دهد.[1]

برای درک نحوه عملکرد این فناوری، بهتر است به تکامل طراحی ترانزیستور نگاهی بیندازیم. سال‌ها، این صنعت به فناوری FinFET (ترانزیستور اثر میدانی باله‌دار) متکی بود که از یک ساختار سه‌بعدی شبیه باله برای کنترل جریان الکتریکی استفاده می‌کرد.

هنگامی که FinFET به محدودیت‌های خود رسید، IBM در سال ۲۰۱۷ پیشگام «نانوشیت» (nanosheet) شد—یک طراحی گیت فراگیر (gate-all-around) که در آن کانال ترانزیستور شامل نوارهای سیلیکونی افقی است که کاملاً توسط یک گیت احاطه شده‌اند و از نشت الکتریکی جلوگیری می‌کنند. نانوشیت‌ها اکنون استاندارد تراشه‌های ۳ نانومتری و ۲ نانومتری نسل فعلی هستند.[1][2]

پیشرفت جدید IBM، که «نانواستک» (nanostack) نامیده می‌شود، نانوشیت را گرفته و بُعد سومی به آن اضافه می‌کند. به جای قرار دادن دو نوع اساسی ترانزیستور—نوع n (NFET) و نوع p (PFET)—در کنار یکدیگر روی ویفر، معماری نانواستک به معنای واقعی کلمه آنها را روی هم قرار می‌دهد.[2]

جی گامبتا، مدیر IBM Research، گفت: «با معماری جدید نانواستک، ما فقط ترانزیستورهای کوچک‌تر نمی‌سازیم، بلکه نحوه ساخت تراشه‌ها را بازآفرینی می‌کنیم.» او اشاره کرد که این طراحی به صنعت اجازه می‌دهد تا حداقل برای یک دهه دیگر بدون برخورد با محدودیت‌های اتمی به مقیاس‌بندی ادامه دهد.[1]

فرآیند تولید مورد نیاز برای دستیابی به این انباشت عمودی فوق‌العاده پیچیده است. این دو ترانزیستور روی ویفرهای جداگانه ساخته می‌شوند و سپس با استفاده از تکنیکی به نام اتصال دی‌الکتریک فوق‌نازک (ultra-thin dielectric bonding) به هم متصل می‌شوند. لایه اکسید اتصال که آنها را جدا می‌کند، زیر ۳۰ نانومتر نگه داشته می‌شود تا جریمه‌های ظرفیت الکتریکی به حداقل برسد.

نکته مهم این است که این جداسازی عمودی به مهندسان اجازه می‌دهد تا از مواد مختلف و بهینه‌سازی شده برای لایه‌های بالا و پایین استفاده کنند. از آنجایی که NFET و PFET قبل از اتصال به طور مستقل ساخته می‌شوند، هر کدام می‌توانند برای حداکثر عملکرد یا بهره‌وری انرژی تنظیم شوند بدون اینکه دیگری به خطر بیفتد.[2]

علاوه بر این، موقعیت افست خاص IBM برای ترانزیستورهای لایه بالایی، پیچیدگی سیم‌کشی میکروسکوپی—معروف به اتصالات داخلی (interconnects)—که میلیاردها سوئیچ را به هم پیوند می‌دهد، کاهش می‌دهد. این طراحی افست یک گلوگاه اصلی را که سایر تلاش‌های آزمایشی ترانزیستور سه‌بعدی را آزار می‌داد، حل می‌کند.[2]

فوری‌ترین ذینفع این معماری، صنعت هوش مصنوعی خواهد بود. مدل‌های هوش مصنوعی مولد به پهنای باند حافظه عظیمی نیاز دارند که در حال حاضر یک محدودیت تعیین‌کننده برای مراکز داده است. محققان IBM نشان دادند که معماری نانواستک امکان بهبود ۴۰ درصدی مقیاس‌بندی در SRAM (حافظه دسترسی تصادفی استاتیک) را فراهم می‌کند و مستقیماً به گلوگاه حافظه که بار کاری هوش مصنوعی را کند می‌کند، رسیدگی می‌نماید.

فراتر از سرعت، افزایش ۷۰ درصدی بهره‌وری انرژی، نجات‌بخشی برای صنعتی است که با بحران زیرساختی مواجه است. مراکز داده هوش مصنوعی در حال حاضر شبکه‌های برق منطقه‌ای را تحت فشار قرار داده و میلیون‌ها گالن آب برای خنک‌سازی مصرف می‌کنند. تراشه‌ای که می‌تواند همان تریلیون‌ها عملیات در ثانیه را انجام دهد در حالی که کمتر از یک سوم برق مصرف می‌کند، اساساً محاسبات مقیاس‌بندی هوش مصنوعی را تغییر می‌دهد.

با این حال، یک پیشرفت آزمایشگاهی محصول تجاری نیست. تراشه ۰.۷ نانومتری در حال حاضر یک دستاورد تحقیقاتی است که در مجتمع فناوری نانو آلبانی IBM در نیویورک، با همکاری تولیدکنندگان تجهیزاتی مانند Lam Research و Tokyo Electron توسعه یافته است. IBM تخمین می‌زند که حدود پنج سال طول می‌کشد تا این فناوری به تولید تجاری برسد.[1][2]

انتقال از آزمایشگاه به کارخانه تولید (fab) نیازمند تسلط بر لیتوگرافی High-NA EUV (فرابنفش شدید با دیافراگم عددی بالا) است، ماشین‌های پیشرفته ۳۵۰ میلیون دلاری ساخته شده توسط ASML که برای چاپ مدارها در مقیاس آنگستروم مورد نیاز هستند. نرخ بازده (Yield rates)—درصد تراشه‌های روی ویفر که به درستی کار می‌کنند—آزمون نهایی دوام نانواستک خواهد بود.[1]

از آنجایی که IBM دیگر تراشه‌های خود را تولید نمی‌کند، برای عرضه نانواستک به بازار به شرکای تولیدکننده (foundry partners) متکی خواهد بود. اگرچه این شرکت به طور رسمی اعلام نکرده است که کدام تولیدکنندگان فناوری ۰.۷ نانومتری را مجوز خواهند گرفت، اما در حال حاضر با استارتاپ ژاپنی Rapidus که تحت حمایت دولت است، برای تجاری‌سازی طرح‌های نانوشیت ۲ نانومتری قبلی خود همکاری نزدیک دارد.[1]

در صورت موفقیت، معماری نانواستک ثابت می‌کند که مرگ قانون مور بسیار اغراق شده است. مهندسان نیمه‌رسانا با نگاه به بالا به جای بیرون، مرز جدیدی را در محور Z پیدا کرده‌اند و تضمین می‌کنند که سخت‌افزار بنیادی عصر دیجیتال هنوز فضای رشد دارد.