فناوری بسته‌بندی پیشرفته چیپلت چگونه محدودیت‌های قانون مور را در نیمه‌رساناها دور می‌زند؟

برای دهه‌ها، قانون مور با پیش‌بینی دو برابر شدن تعداد ترانزیستورها در هر ۱۸ تا ۲۴ ماه، پیشرانه اصلی صنعت نیمه‌رسانا بود. این امر به طور تاریخی با ساخت دای‌های (Die) یکپارچه، بزرگتر و متراکم‌تر محقق می‌شد. اما امروز، این روند با یک محدودیت فیزیکی سخت به نام «محدودیت رتیکل» (Reticle Limit) برخورد کرده است. این محدودیت که مساحت قابل نوردهی توسط دستگاه‌های لیتوگرافی را به حداکثر ۸۵۰ میلی‌متر مربع محدود می‌کند، سقف نهایی اندازه یک تراشه یکپارچه را تعیین کرده و مانع از گسترش فیزیکی آن می‌شود.[1]

در کنار محدودیت ابعاد فیزیکی، مسئله چگالی نقص‌ها و افت شدید بازدهی تولید (Yield) نیز به یک بحران اقتصادی تمام‌عیار تبدیل شده است. در نودهای پردازشی پیشرفته مانند ۷ و ۵ نانومتر، وجود تنها یک نقص میکروسکوپی روی یک تراشه بزرگ ۶۰۰ میلی‌متر مربعی می‌تواند کل آن قطعه سیلیکونی را نابود کند. این دورریز گسترده در تراشه‌های یکپارچه، هزینه‌های تولید را به شدت افزایش داده و توجیه اقتصادی آن‌ها را از بین می‌برد.[1]

در مقابل، اقتصاد نودهای پیشرفته بی‌رحمانه است؛ اما اگر همان طراحی بزرگ به چندین قطعه کوچکتر ۱۰۰ میلی‌متر مربعی تقسیم شود، یک نقص تنها کسر کوچکی از سیلیکون تولیدی را از بین می‌برد. با ادغام قطعاتی که از سلامت آن‌ها اطمینان حاصل شده است (Known Good Dies)، بازدهی نهایی به شکل چشمگیری بهبود می‌یابد. این واقعیت ریاضی، پایه و اساس معماری جدیدی است که صنعت نیمه‌رسانا برای فرار از بن‌بست قانون مور به آن روی آورده است.[1]

معماری چیپلت: تجزیه برای غلبه

معماری «چیپلت» (Chiplet) به جای تلاش بیهوده برای گنجاندن تمام عملکردهای پردازشی، حافظه و ورودی/خروجی در یک قطعه سیلیکونی غول‌پیکر، سیستم را به قطعات ماژولار و کوچکتر تقسیم می‌کند. این قطعات تخصصی سپس در یک بسته‌بندی پیشرفته و واحد در کنار هم قرار می‌گیرند تا به عنوان یک پردازنده قدرتمند و یکپارچه عمل کنند.[1]

این رویکرد صرفاً یک ترفند تولیدی برای کاهش هزینه‌ها نیست، بلکه یک تغییر پارادایم اساسی در معماری سیستم‌های کامپیوتری محسوب می‌شود. با استفاده از چیپلت‌ها، پیچیدگی از مرحله ساخت سیلیکون خام به مرحله طراحی معماری سیستم و بسته‌بندی منتقل می‌شود. طراحان اکنون باید نحوه حرکت داده‌ها، اتصالات متقابل و دسترسی به حافظه را در میان چندین قطعه مجزا با دقت بالایی برنامه‌ریزی کنند.[1]

شرکت AMD با معرفی پردازنده‌های معماری Zen 2 در سال ۲۰۱۹، یکی از اولین موفقیت‌های تجاری و اثبات‌شده این معماری را رقم زد. آن‌ها با استفاده از چندین چیپلت پردازشی متصل به هم از طریق فناوری Infinity Fabric در کنار یک دای ورودی/خروجی (I/O) مجزا، نشان دادند که این روش می‌تواند از نظر عملکرد و هزینه بر پردازنده‌های یکپارچه سنتی غلبه کند.[1]

با ظهور هوش مصنوعی و افزایش تقاضای بی‌سابقه برای پردازش مدل‌های زبانی بزرگ، نیاز به ترانزیستورهای بیشتر به شدت احساس می‌شود. چیپلت‌ها به طراحان اجازه می‌دهند تا با دور زدن محدودیت‌های رتیکل، سیستم‌هایی با مقیاس‌پذیری بی‌سابقه بسازند که توزیع بار حرارتی و توان مصرفی را در سراسر چندین قطعه ممکن می‌سازد؛ چیزی که در قالب یک تراشه واحد کاملاً غیرممکن بود.[1]

یکپارچه‌سازی ناهمگن: ترکیب نودهای مختلف

یکی از بزرگترین و استراتژیک‌ترین مزایای معماری چیپلت، امکان دستیابی به «یکپارچه‌سازی ناهمگن» (Heterogeneous Integration) است. در یک تراشه یکپارچه سنتی، تمام بخش‌های سیستم باید با استفاده از یک فناوری ساخت واحد (مثلاً ۳ نانومتر) تولید شوند، حتی اگر بسیاری از آن بخش‌ها از نظر فنی نیازی به چنین دقت بالا و هزینه گزافی نداشته باشند.[2]

اما در معماری چیپلت، تولیدکنندگان می‌توانند هسته‌های پردازشی حیاتی را با پیشرفته‌ترین نودها (مانند ۳ نانومتر) بسازند، در حالی که دای‌های ورودی/خروجی را روی نود ۷ نانومتر و کنترلرهای آنالوگ را روی نودهای ارزان‌تر و بالغ‌تر (مانند ۱۲ نانومتر) تولید می‌کنند. این ترکیب هوشمندانه، هزینه‌های نهایی توسعه و تولید را به شدت کاهش می‌دهد.[2]

بخش‌های آنالوگ و حافظه به خوبی در هندسه‌های کوچکتر مقیاس‌پذیر نیستند و تولید آن‌ها با نودهای پیشرفته صرفه اقتصادی ندارد. با یکپارچه‌سازی ناهمگن، هر عملکرد با استفاده از فناوری بهینه‌سازی شده برای همان کار ساخته می‌شود و سپس در یک سیستم واحد ادغام می‌گردد تا بالاترین کارایی با کمترین هزینه به دست آید.[2]

این رویکرد به ویژه برای شتاب‌دهنده‌های هوش مصنوعی که نیازمند ترکیب پردازشگرهای قدرتمند و حافظه‌های عظیم هستند، حیاتی است. موسسه تحقیقاتی IBS پیش‌بینی می‌کند که تا سال ۲۰۳۰، بیش از نیمی از طراحی‌های زیر ۷ نانومتر بر پایه معماری چیپلت خواهند بود، زیرا این تنها راه برای پاسخگویی به اشتهای سیری‌ناپذیر هوش مصنوعی برای پارامترها و اتصالات است.[2]

علاوه بر این، استفاده مجدد از مالکیت معنوی (IP Reuse) در معماری چیپلت به شکل چشمگیری تغییر کرده است. به جای طراحی مجدد بلوک‌های پایه برای هر نسل از پردازنده‌ها، شرکت‌ها می‌توانند چیپلت‌های اثبات‌شده قبلی را در محصولات جدید خود به کار گیرند. این امر زمان عرضه به بازار (Time-to-Market) را به شدت کاهش می‌دهد.[2]

راهکار CoWoS شرکت TSMC

برای اتصال فیزیکی و منطقی این قطعات مجزا، به فناوری‌های بسته‌بندی پیشرفته نیاز است. شرکت TSMC در سال ۲۰۱۲ فناوری CoWoS (Chip-on-Wafer-on-Substrate) را معرفی کرد که اکنون به زیرساخت اصلی و استاندارد طلایی پردازنده‌های هوش مصنوعی تبدیل شده است. این فناوری یک رویکرد ۲.۵ بعدی برای اتصال چیپلت‌ها ارائه می‌دهد.[4]

در نسخه CoWoS-S که بالغ‌ترین نوع این فناوری است، چیپلت‌های منطقی و ماژول‌های حافظه با پهنای باند بالا (HBM) روی یک «اینترپوزر سیلیکونی» (Silicon Interposer) قرار می‌گیرند. این اینترپوزر مانند یک مادربرد مینیاتوری عمل کرده و با استفاده از مسیرهای ارتباطی بسیار متراکم و ویاهای میان‌سیلیکونی (TSV)، ارتباطات سریع و کم‌مصرفی را بین قطعات فراهم می‌کند.[4]

این فناوری به تراشه‌هایی مانند H100 شرکت انویدیا و MI300 شرکت AMD اجازه می‌دهد تا از محدودیت‌های سنتی عبور کنند. TSMC تایید کرده است که اینترپوزرهای CoWoS-S می‌توانند تا ۳.۳ برابر اندازه محدودیت رتیکل (حدود ۲۵۰۰ تا ۲۷۰۰ میلی‌متر مربع) ساخته شوند که فضای کافی برای ادغام چندین چیپلت پردازشی و پشته‌های حافظه را فراهم می‌کند.[4]

با این حال، ساخت اینترپوزرهای سیلیکونی یکپارچه و بزرگ خود با چالش‌های هزینه و بازدهی همراه است. به همین دلیل، TSMC نسخه‌های دیگری مانند CoWoS-R (مبتنی بر لایه بازتوزیع پلیمری) و CoWoS-L را توسعه داده است. نسخه CoWoS-L با استفاده از اتصالات محلی سیلیکونی (LSI) امکان ساخت اینترپوزرهای غول‌پیکر بالای ۳۰۰۰ میلی‌متر مربع را برای سیستم‌های آموزشی هوش مصنوعی نسل بعد فراهم می‌کند.[4]

اهمیت استراتژیک CoWoS به حدی است که ظرفیت تولید آن اکنون به یکی از گلوگاه‌های اصلی زنجیره تامین هوش مصنوعی در جهان تبدیل شده است. شرکت TSMC به طور مداوم در حال گسترش ظرفیت بسته‌بندی پیشرفته خود است تا بتواند پاسخگوی تقاضای شرکت‌هایی مانند انویدیا و AMD برای نسل‌های بعدی شتاب‌دهنده‌ها باشد.[4]

فناوری Foveros و EMIB اینتل

در سوی دیگر میدان رقابت، شرکت اینتل راهکارهای متفاوتی را برای یکپارچه‌سازی چیپلت‌ها توسعه داده است. فناوری EMIB (Embedded Multi-die Interconnect Bridge) اینتل، به جای استفاده از یک اینترپوزر سیلیکونی بزرگ و گران‌قیمت، از پل‌های سیلیکونی کوچکی استفاده می‌کند که مستقیماً در بستر بسته‌بندی تعبیه شده‌اند.[3]

این پل‌های سیلیکونی تنها در مکان‌هایی که نیاز به ارتباط با پهنای باند بالا بین دو چیپلت مجاور وجود دارد، قرار می‌گیرند. این روش هزینه و پیچیدگی تولید یک اینترپوزر کامل را حذف کرده و امکان اتصال قطعات بزرگ منطقی و حافظه را در کنار یکدیگر با کارایی بالا و مدیریت حرارتی آسان‌تر فراهم می‌کند.[3]

اما نوآوری اصلی اینتل در انباشت سه‌بعدی (3D Stacking) با نام Foveros نهفته است. برخلاف EMIB که قطعات را به صورت افقی در کنار هم قرار می‌دهد، Foveros به طراحان اجازه می‌دهد تا چیپلت‌ها را به صورت عمودی روی یکدیگر سوار کنند. این کار مسیرهای ارتباطی را به شدت کوتاه کرده و فشردگی سیستم را به حداکثر می‌رساند.[3]

در پیشرفته‌ترین نسخه این فناوری یعنی Foveros Direct 3D، از اتصالات هیبریدی مس-به-مس با فاصله بسیار کم (زیر ۱۰ میکرومتر) استفاده می‌شود. این اتصالات متراکم، بیشترین پهنای باند ممکن را با کمترین مصرف انرژی بین لایه‌های عمودی فراهم می‌کنند و امکان ساخت پردازنده‌های بسیار پیچیده را بدون افت سیگنال به وجود می‌آورند.[3]

اینتل با ترکیب EMIB و Foveros (که آن را بسته‌بندی ۳.۵ بعدی می‌نامد)، نشان داده است که چگونه می‌توان بلوک‌های تخصصی را با انعطاف‌پذیری کامل در کنار و روی هم قرار داد. پردازنده Ponte Vecchio اینتل با ۴۷ قطعه مجزا که روی ۵ نود پردازشی مختلف ساخته شده‌اند، نمونه بارز این معماری پیچیده و پیشگامانه است.[3]

چالش‌های پنهان و گلوگاه اتصال

با وجود تمام این مزایای شگفت‌انگیز، معماری چیپلت یک راهکار جادویی و بدون هزینه نیست. در واقع، این رویکرد تنها گلوگاه‌ها را از ساخت سیلیکون به جای دیگری منتقل می‌کند. اتصال دای-به-دای (Die-to-Die) اکنون به چالش اصلی تبدیل شده است، زیرا انتقال حجم عظیم داده‌ها بین قطعات مجزا به انرژی و پهنای باند بسیار بالایی نیاز دارد.[2]

علاوه بر این، انباشت سه‌بعدی قطعات با فناوری‌هایی مانند Foveros، مشکلات حرارتی جدی و پیچیده‌ای ایجاد می‌کند. قرار دادن یک چیپلت پردازشی داغ مستقیماً روی یک قطعه دیگر، دفع حرارت را بسیار دشوار می‌سازد. مدیریت چگالی حرارتی در این سیستم‌های فشرده، نیازمند راهکارهای خنک‌کننده پیشرفته و طراحی دقیق در سطح سیستم است.[3]

هزینه‌های خود بسته‌بندی پیشرفته نیز بسیار قابل توجه است. آزمایش قطعات قبل از مونتاژ برای اطمینان از سلامت آن‌ها و فرآیند پیچیده اتصال در شرکت‌های OSAT، بخش بزرگی از بودجه تولید را می‌بلعد. اگر فرآیند مونتاژ در مراحل نهایی با شکست مواجه شود، تمام چیپلت‌های سالم و گران‌قیمت داخل آن بسته نیز هدر می‌روند.[1]

به همین دلیل، تصمیم‌گیری برای استفاده از معماری یکپارچه یا چیپلت نیازمند تحلیل دقیق هزینه‌هاست. برای سیستم‌های کوچکتر، مزیت بازدهی چیپلت‌ها ممکن است نتواند هزینه‌های بالای بسته‌بندی پیشرفته را توجیه کند. اما برای پردازنده‌های عظیم هوش مصنوعی که به مرزهای فیزیکی رسیده‌اند، این تنها مسیر عملی و اقتصادی پیش رو است.[1]

یکی دیگر از مسائل مهم در این حوزه، امنیت سخت‌افزاری است. در یک سیستم چند-قطعه‌ای که ممکن است چیپلت‌های آن توسط فروشندگان مختلفی تامین شوند، تضمین امنیت و جلوگیری از نفوذهای سخت‌افزاری بسیار پیچیده‌تر از یک تراشه یکپارچه است. طراحان باید مکانیسم‌های امنیتی داخلی را برای نظارت بر رابط‌های ارتباطی پیاده‌سازی کنند.[2]

آینده پردازش‌های هوش مصنوعی

هدف نهایی صنعت نیمه‌رسانا، دستیابی به سیستم‌های تریلیون-ترانزیستوری است. با کند شدن روند مقیاس‌پذیری یکپارچه، بسته‌بندی پیشرفته دیگر آخرین مرحله تولید محسوب نمی‌شود، بلکه به میدان نبرد اصلی برای نوآوری، تمایز محصولات و غلبه بر محدودیت‌های فیزیکی تبدیل شده است.[2]

استانداردهای جدیدی مانند UCIe (Universal Chiplet Interconnect Express) در حال شکل‌گیری هستند تا ارتباط بین چیپلت‌های ساخته شده توسط شرکت‌های مختلف را استاندارد و ممکن سازند. این امر می‌تواند به یک اکوسیستم باز منجر شود که در آن طراحان، بهترین قطعات را از فروشندگان مختلف انتخاب و در یک بسته ترکیب کنند.[1]

در نهایت، فناوری‌های چیپلت و یکپارچه‌سازی ناهمگن، عمر قانون مور را به شکل جدیدی تمدید کرده‌اند. آینده پردازش‌های سنگین نه در ساخت تراشه‌های یکپارچه بزرگتر، بلکه در هنر اتصال هوشمندانه قطعات کوچکتر و تخصصی‌تر نهفته است؛ رویکردی که مرزهای پردازش را برای دهه‌های آینده باز تعریف خواهد کرد.[4]