طراحی کنترلر اس‌اس‌دی با بیش از ۱۰۰ ریزهسته اختصاصی در اس‌کی هاینیکس

در دوازدهم اکتبر، کو این-جه، معاون شرکت اس‌کی هاینیکس، در کنفرانس بین‌المللی طراحی تراشه‌های مجتمع (ISOCC) در اینچئون کره جنوبی، از یک بحران بی‌سر‌و‌صدا در سخت‌افزارهای ذخیره‌سازی پرده برداشت. او استدلال کرد که پردازنده‌های چندمنظوره مستقر در کنترلرهای اس‌اس‌دی، عملاً به بن‌بست مصرف انرژی و مساحت فیزیکی سیلیکون رسیده‌اند.[5]

ریشه این مشکل به شتاب بی‌وقفه در استانداردهای انتقال داده برمی‌گردد. هر بار که با معرفی نسل جدید PCIe پهنای باند دوبرابر می‌شود، کنترلرهایی که وظیفه هدایت این حجم داده را دارند، ناچارند توان پردازشی خود را فقط برای عقب نماندن از جریان ارتقا دهند.[2][5]

تولیدکنندگان از گذشته تاکنون این چالش را با گنجاندن تعداد بیشتری هسته پردازشی مبتنی بر آرم (Arm) حل می‌کردند. برای نمونه، کنترلر نسل ششم Bravera SC6 شرکت مارول، دوازده هسته Cortex-R82 را در کنار چند پردازنده امنیتی کوچک‌تر به کار گرفته که در قیاس با نسل پیشین PCIe 5.0 جهش قابل‌توجهی به حساب می‌آید.[2]

با این حال، اس‌کی هاینیکس معتقد است این هسته‌های مرسوم اساساً فراتر از نیاز واقعی چنین وظایفی هستند. پردازنده‌های آرم برای پردازش‌های پیچیده و سریع طراحی شده‌اند و به کار گرفتن آن‌ها برای عملیات تکراری، پیوسته و بسیار ساده ذخیره‌سازی، هدردادن منابع است.[5]

کو این-جه در جمع حاضران کنفرانس تاکید کرد: «در حال حاضر پردازنده‌های چندمنظوره داخل کنترلرهای SSD از نظر مصرف انرژی و سطح فیزیکی روی تراشه به سقف تحمل خود رسیده‌اند.»

توزیع بار پردازشی میان ریزهسته‌ها

اس‌کی هاینیکس برای غلبه بر این گلوگاه، پردازنده‌ای اختصاصی و فوق‌سبک به نام «واحد پردازش تراکنش هاینیکس» یا H-TPU را طراحی کرده است. این معماری نوین به جای تکیه بر شمار انگشت‌شماری از هسته‌های توانمند آرم، انجام وظایف روتین ذخیره‌سازی را میان بیش از ۱۰۰ ریزهسته تخصصی توزیع می‌کند.[1][5]

این واحد برخلاف شباهت نام اختصاری‌اش، شتاب‌دهنده هوش مصنوعی نیست؛ بلکه پردازنده‌ای برنامه‌پذیر با خط لوله اجرای ساده چهارمرحله‌ای و پشت‌سر‌هم (In-Order) است که فقط و فقط برای مدیریت مسیرهای تکراری انتقال ورودی و خروجی داده بهینه‌سازی شده است.[2]

این شیوه توزیع کار، پردازنده اصلی کنترلر را از کارهای یدی و فرساینده معاف می‌کند. ریزهسته‌های H-TPU پردازش دستورهای خواندن و نوشتن، مدیریت فراداده‌ها (متادیتا) و کنترل بافر را به عهده می‌گیرند و هسته‌های قدرتمندتر سنتی را برای تصمیم‌های راهبردی و بازیابی خطاها آزاد می‌گذارند.[5]

ادعاهای مطرح‌شده درباره راندمان این ریزهسته‌ها در نشست اینچئون جالب‌توجه است. به گفته اس‌کی هاینیکس، هر واحد H-TPU تنها حدود ۲٫۵ درصد از توان موردنیاز یک هسته استاندارد چندمنظوره را مصرف می‌کند.[5][6]

اشغال فضای فیزیکی نیز به همان نسبت فشرده‌تر شده است. سازنده مدعی است هر یک از این ریزهسته‌ها تنها ۴ درصد از مساحت تراشه را در قیاس با پردازنده‌های مرسوم اشغال می‌کند، امری که به طراحان امکان می‌دهد بدون افزایش چشمگیر ابعاد قالب سیلیکون، بیش از صد عدد از آن‌ها را درون یک چیپ بگنجانند.[2][5]

نگاهی نقادانه به ارقام اعلام‌شده

با تمام این اوصاف، ارقام اعلام‌شده را باید با چاشنی احتیاط خواند؛ چرا که مقایسه‌های مربوط به مصرف توان و مساحت، صرفاً در سطح مقایسه تک‌هسته‌ای با یک پردازنده پایه نامشخص و ناشناس صورت گرفته، نه بر پایه ارزیابی یک درایو اس‌اس‌دی کامل و تجاری‌شده در بازار.[1][6]

کارایی یک کنترلر مجهز به بیش از ۱۰۰ ریزهسته H-TPU در کنار یک هسته فرماندهی آرم، تنها زمانی قابل اعتبارسنجی است که در شرایط واقعی با کنترلرهای چندهسته‌ای آرم سنجیده شود. اس‌کی هاینیکس هنوز مصرف توان کل پکیج یا حتی یک بنچمارک عملکردی منسجم منتشر نکرده است.[1]

علاوه بر این، شرکت هیچ مدل محصول معین، برنامه نمونه‌برداری تجاری یا تاریخ ورود به بازار ارائه نداده است. آنچه در کنفرانس ISOCC ارائه شد صرفاً رونمایی از یک استراتژی معماری بود، نه معرفی یک محصول نهایی آماده عرضه.[1][6]

از سوی دیگر، مهاجرت به یک معماری اختصاصی جدید دردسرهای جدی نرم‌افزاری به همراه دارد. تیم‌های توسعه سفت‌افزار (فریم‌ور) سال‌ها وقت صرف بهینه‌سازی کدهای خود برای اکوسیستم آرم کرده‌اند و سازگاری با معماری نامتعارف ۱۰۰ هسته‌ای نیازمند ابزارهای کاملاً تازه‌ای است.[1]

اس‌کی هاینیکس برای مهار این چالش، کامپایلر و بستر نرم‌افزاری ویژه‌ای آماده کرده تا مهندسان بتوانند کدهای اختصاصی H-TPU را بنویسند. این معماری همچنین از قطع انتخابی مدار تغذیه (Power Gating) بهره می‌برد تا تنها ریزهسته‌های درگیر در پاسخ به یک درخواست فعال شوند و باقی در حالت خواب بمانند.[2]

روندی فراگیر در صنعت تراشه‌سازی

اگرچه ابعاد به‌کارگیری ریزهسته‌ها در طرح هاینیکس بی‌سابقه است، اما اصل تفکیک پردازش و شتاب‌دهی اختصاصی پدیده غریبی در این حوزه نیست و سایر تولیدکنندگان نیز در حال بررسی راهبردهای موازی مشابهی هستند.[3][6]

برای نمونه شرکت تایوانی فایسون (Phison) مدتی است از معماری CoXProcessor در محصولات سازمانی خود بهره می‌گیرد. کنترلر X1 این سازنده دو هسته Cortex-R5 را با حداکثر ۳۲ ریزهسته جفت می‌کند تا عملیات تکراری سفت‌افزار را با سرعت تبادل درگاه مدیریت نماید.[2]

اس‌کی هاینیکس در حقیقت همین رویکرد آشنا را با ضریب بسیار بزرگ‌تری بازآفرینی کرده است؛ تغییری که نشان می‌دهد حافظه از یک قطعه ذخیره‌ساز منفعل در حال تبدیل به سامانه‌ای ناهمگن روی تراشه (Heterogeneous SoC) است.[2][3]

معماری H-TPU در گام نخست برای نسل بعدی درایوهای SSD مراکز داده هدف‌گذاری شده است؛ جایی که رقابت بر سر دستیابی به سقف عملیات ورودی/خروجی بر ثانیه (IOPS)، گلوگاه‌های انرژی را پیش از هر جای دیگر آشکار می‌کند. سرورهای هوش مصنوعی که شمار بالایی از درخواست‌های موازی را روانه حافظه می‌کنند نیز در کانون این رویکردند.[2][6]

این ریزهسته‌ها همچنین قرار است در ساختار حافظه‌های فلش پهن‌باند (High Bandwidth Flash) هاینیکس در حوالی سال ۲۰۲۷ حضور یابند؛ افقی که نشان می‌دهد اس‌کی هاینیکس کنترلرهای صد‌هسته‌ای را ستون فقرات محصولات سرعتی آینده‌اش در نظر گرفته است.[2]