چگونه خط لوله دستورالعمل و اجرای خارج از ترتیب، تاخیر را از توان عملیاتی در پردازنده‌های مدرن جدا می‌کنند

در سال ۱۹۸۵، پردازنده Intel 80386 دستورالعمل‌ها را دقیقاً به همان ترتیبی که نوشته شده بودند اجرا می‌کرد و برای پایان دادن به یکی و شروع دیگری، چندین چرخه ساعت (Clock Cycle) زمان می‌برد. اما امروزه، یک پردازنده مدرن مصرف‌کننده منتظر نمی‌ماند. در عوض، جریان دستورالعمل‌ها را می‌شکافد، مسیر انشعاب‌ها را حدس می‌زند و ده‌ها عملیات را به‌طور همزمان و خارج از ترتیب پردازش می‌کند. این تغییر بنیادین در معماری، دو مفهومی را که بازاریابی سخت‌افزار اغلب با هم خلط می‌کند، از یکدیگر جدا می‌سازد: تاخیر (Latency) و توان عملیاتی (Throughput). همان‌طور که AlgoMaster.io این تفاوت را تعریف می‌کند، تاخیر مدت زمانی است که طول می‌کشد تا یک بسته داده یا دستورالعمل از مبدا به مقصد برسد، در حالی که توان عملیاتی، حجم داده‌های پردازش‌شده در یک بازه زمانی مشخص است.[3][6]

مکانیزم پایه برای افزایش توان عملیاتی بدون تغییر سرعت کلاک، «خط لوله دستورالعمل» (Instruction Pipelining) است. دپارتمان علوم کامپیوتر دانشگاه مریلند این موضوع را با استفاده از تمثیل خط مونتاژ توضیح می‌دهد. در یک خط لوله کلاسیک پنج‌مرحله‌ای — شامل واکشی (Fetch)، رمزگشایی (Decode)، اجرا (Execute)، دسترسی به حافظه (Memory) و بازنویسی (Write-back) — پردازنده برای واکشی دستورالعمل بعدی منتظر نمی‌ماند تا دستورالعمل قبلی تمام پنج مرحله را طی کند. به محض اینکه دستورالعمل اول از مرحله واکشی به رمزگشایی می‌رود، واحد واکشی دستورالعمل دوم را می‌گیرد. در شرایط ایده‌آل، یک خط لوله پنج‌مرحله‌ای از نظر تئوری می‌تواند توان عملیاتی را پنج برابر کند و در هر چرخه ساعت یک دستورالعمل را بازنشسته کند، حتی اگر طی کردن کل خط لوله برای هر دستورالعمل همچنان پنج چرخه زمان ببرد.[5]

با این حال، این حداکثر تئوری به‌ندرت محقق می‌شود، زیرا دستورالعمل‌ها مستقل از هم نیستند. ویلیام استالینگز (William Stallings) در کتاب «سازمان و معماری کامپیوتر»، خطراتی را که این جریان را مختل می‌کنند، تشریح می‌کند. اگر دستورالعمل B به نتیجه دستورالعمل A نیاز داشته باشد، دستورالعمل B باید در خط لوله متوقف شود تا مرحله بازنویسی A کامل گردد. این وابستگی داده‌ای، یک حباب در خط لوله ایجاد کرده و چرخه‌های ساعت را هدر می‌دهد. محتواهای تبلیغاتی سازندگان تراشه اغلب خطوط لوله عمیق‌تر — که گاهی به ۱۵ یا ۲۰ مرحله می‌رسند — را به‌عنوان راهی برای رسیدن به سرعت کلاک بالاتر جار می‌زنند، اما وقتی یک توقف یا پیش‌بینی اشتباه انشعاب، پردازنده را مجبور به تخلیه کل خط مونتاژ می‌کند، همین خطوط لوله عمیق‌تر با جریمه‌های تصاعدی و سنگین‌تری مواجه می‌شوند.[1]

برای جلوگیری از اینکه این توقف‌ها توان عملیاتی را فلج کنند، پردازنده‌های مدرن از «اجرای خارج از ترتیب» (Out-of-Order Execution) استفاده می‌کنند. رسانه The Coding Gopher جزئیات این موضوع را که چگونه این مکانیزم مدل پردازش متوالی و سخت‌گیرانه را می‌شکند، بررسی کرده است. وقتی پردازنده با یک دستورالعمل متوقف‌شده مواجه می‌شود که منتظر دریافت داده از حافظه اصلی است، کل خط لوله را متوقف نمی‌کند. در عوض، یک واحد ارسال دستورالعمل در کدها به جلو نگاه می‌کند تا دستورالعمل‌های بعدی را که تمام عملوندهای مورد نیازشان آماده است، پیدا کند. سپس این دستورالعمل‌های مستقل را به واحدهای اجرایی در دسترس هدایت می‌کند و در حالی که دستورالعمل قدیمی‌تر منتظر است، آن‌ها را پردازش می‌کند.[2]

این قابلیت به سربار سیلیکونی عظیمی نیاز دارد. پردازنده باید یک «بافر مرتب‌سازی مجدد» (Reorder Buffer) را حفظ کند تا اطمینان حاصل شود که حتی اگر دستورالعمل‌ها به‌طور آشفته و نامنظم اجرا شوند، نتایج آن‌ها دقیقاً به همان ترتیبی که برنامه‌نویس قصد داشته است، در وضعیت معماری ثبت می‌شوند. اگر استثنایی رخ دهد، پردازنده می‌تواند نتایج گمانه‌زنی‌شده و خارج از ترتیب را دور بریزد و از وضعیت صحیح کار را از سر بگیرد. The Coding Gopher خاطرنشان می‌کند که این زمان‌بندی پویا به پردازنده اجازه می‌دهد تا واحدهای اجرایی خود را همواره تغذیه کند و حتی زمانی که تاخیر یک دستورالعمل به دلیل از دست رفتن حافظه پنهان (Cache Miss) به شدت بالا می‌رود، توان عملیاتی را به حداکثر برساند.[2]

طنز ماجرا در این معماری‌های پیشرفته این است که آن‌ها اغلب تاخیر یک دستورالعمل واحد را افزایش می‌دهند. منطق پیچیده‌ای که برای رمزگشایی دستورالعمل‌ها، بررسی وابستگی‌ها، تغییر نام رجیسترها و مرتب‌سازی مجدد نتایج نیاز است، زمان می‌برد. پکا انبرگ (Pekka Enberg) در نوشته‌های خود پیرامون برنامه‌نویسی موازی اشاره می‌کند که اگرچه عملکرد تک‌رشته‌ای از نظر تاریخی به این تکنیک‌های موازی‌سازی در سطح دستورالعمل متکی بوده است، اما این سربار در نهایت به بازدهی نزولی منجر می‌شود. پردازنده برای اینکه بفهمد چگونه یک دستورالعمل را به موازات سایرین اجرا کند، کار بسیار بیشتری به ازای هر دستورالعمل انجام می‌دهد.[4]

از آنجا که این منابع مرجع صرفاً بر مدل‌های ریاضی جریان دستورالعمل تمرکز دارند، حاوی نقل‌قول‌های مستقیمی از مهندسان سخت‌افزاری که آن‌ها را طراحی می‌کنند نیستند؛ با این حال، اجماع معماری که آن‌ها مستند می‌کنند، جهانی است. این جداسازی تاخیر و توان عملیاتی، محدودیت‌های استفاده از سرعت کلاک به‌عنوان معیار اصلی عملکرد را آشکار می‌کند. یک پردازنده ۴.۰ گیگاهرتزی با خط لوله باریک و بدون قابلیت‌های اجرای خارج از ترتیب، به شدت از یک پردازنده ۳.۰ گیگاهرتزی که دارای معماری سوپراسکالر و خارج از ترتیب عریض است، شکست خواهد خورد. پردازنده دوم ممکن است در نانوثانیه‌های مطلق زمان بیشتری برای هدایت یک دستورالعمل از مرحله واکشی تا بازنشستگی صرف کند، اما در مقایسه با پردازنده اول که تنها یک دستورالعمل را در هر چرخه بازنشسته می‌کند، می‌تواند چهار تا شش دستورالعمل را در هر چرخه ساعت به پایان برساند.[1][6]

محدودیت‌های فیزیکی سیلیکون و سرعت نور دیکته می‌کنند که یک سیگنال الکتریکی با چه سرعتی می‌تواند از یک گیت منطقی عبور کند. از آنجا که مهندسان نمی‌توانند تاخیر را تا بی‌نهایت کاهش دهند، پردازنده را از نو طراحی کرده‌اند تا این تاخیر را پنهان کنند. با استفاده از خطوط لوله و اجرای خارج از ترتیب، پردازنده‌های مدرن تضمین می‌کنند که اگرچه ممکن است تکمیل هر دستورالعمل واحد زمان بیشتری ببرد، اما توان عملیاتی کل سیستم همچنان در حال افزایش است. مرز بعدی در طراحی پردازنده‌ها نه بر یافتن موازی‌سازی بیشتر در سطح دستورالعمل، بلکه بر گسترش موازی‌سازی در سطح رشته (Thread) و شتاب‌دهنده‌های تخصصی متکی است تا تنگناهای بافر مرتب‌سازی مجدد را به‌طور کامل دور بزنند.[4][6]