ریاضیات سیلیکون: مدل بازدهی پواسون چگونه تراکم نقص‌ها را به تراشه‌های سالم ترجمه می‌کند

بازاریابی‌های صنعتی اغلب این‌گونه القا می‌کنند که یک ویفر سیلیکونی با تراکم نقص پایین، برداشت بی‌نقصی از پردازنده‌های سالم را تضمین می‌کند. اما واقعیت در کف کارخانه بسیار بی‌رحم‌تر است و حاشیه خطایی در آن وجود ندارد. یک ذره میکروسکوپی، اگر در ناحیه‌ای حساس فرود بیاید، کل تراشه را بی‌مصرف می‌کند. رابطه بین تعداد نقص‌های روی یک ویفر و تعداد تراشه‌های سالمی که تولید می‌کند، یک خط صاف نیست، بلکه یک افت نمایی است که توسط فرمول آماری شناخته‌شده‌ای به نام مدل بازدهی پواسون (Poisson yield model) کنترل می‌شود.[1][2]

مدل پواسون به‌عنوان معادله‌ای پایه‌ای عمل می‌کند که کارخانه‌ها برای پیش‌بینی بازدهی دای (die yield) از آن استفاده می‌کنند. این مدل می‌گوید که احتمال کار کردن یک تراشه (همان بازدهی) برابر است با عدد ثابت ریاضی e به توان منفیِ مساحت تراشه ضرب‌در تراکم نقص. به زبان ساده‌تر، با افزایش اندازه تراشه یا تعداد نقص‌ها در هر سانتی‌متر مربع، درصد تراشه‌های سالم به‌طور نمایی کاهش می‌یابد. این معادله، خط مبنای اقتصاد تولید نیمه‌رساناها را شکل می‌دهد.[2][4]

این رابطه ریاضی توضیح می‌دهد که چرا تولید پردازنده‌های بزرگ به‌طور نمایی دشوارتر از ساخت پردازنده‌های کوچک است. اگر یک فرآیند تولید به‌طور میانگین ۰٫۴ نقص در هر سانتی‌متر مربع داشته باشد، یک تراشه کوچک موبایل به مساحت ۰٫۱ سانتی‌متر مربع، ۹۶٫۱ درصد شانس سالم ماندن دارد. با این حال، یک شتاب‌دهنده غول‌پیکر هوش مصنوعی به مساحت ۲٫۰ سانتی‌متر مربع که دقیقاً روی همان ویفر ساخته شده، تنها ۴۴٫۹ درصد شانس کار کردن دارد. یک ویفر سیلیکونی استاندارد ۳۰۰ میلی‌متری، تقریباً ۷۰٬۶۸۵ میلی‌متر مربع مساحت قابل‌استفاده دارد. اگر یک کارخانه تراشه‌های ۱۰۰ میلی‌متر مربعی (۱٫۰ سانتی‌متر مربع) چاپ کند، تراکم نقص ۰٫۴ تقریباً ۶۷٫۰ درصد دای سالم به دست می‌دهد؛ یعنی از ۷۰۶ تراشه، حدود ۴۷۳ عدد کار خواهند کرد.[2][4]

کارخانه‌ها تراکم نقص را با وسواس اندازه‌گیری می‌کنند، زیرا این شاخص اقتصاد یک نود پردازشی جدید را دیکته می‌کند. در سپتامبر ۲۰۲۴، تحلیلگران صنعت خاطرنشان کردند که فرآیند 18A اینتل به تراکم نقصی کمتر از ۰٫۴۰ نقص در هر سانتی‌متر مربع دست یافته است؛ آستانه‌ای که تولید انبوه را از نظر اقتصادی توجیه‌پذیر می‌کند. همان‌طور که خبرنامه ویک (Vik's Newsletter) گزارش می‌دهد: «مدل بازدهی پواسون معمولاً برای دای‌هایی که اندازه آن‌ها نسبت به قطر ویفر کوچک است و زمانی که نقص‌ها به‌طور کاملاً یکنواخت در طول ویفر توزیع شده‌اند، به‌خوبی کار می‌کند.» کارخانه‌های پیشرو معمولاً پیش از انتقال یک نود به مرحله تولید کامل، تراکم نقص ۰٫۱ نقص در هر سانتی‌متر مربع را هدف قرار می‌دهند تا اطمینان حاصل کنند که بیش از ۹۰ درصد تراشه‌های با اندازه استاندارد سالم هستند.[3]

مدل پواسون یک محدودیت قابل‌توجه دارد: فرض می‌کند که نقص‌ها به‌طور تصادفی و یکنواخت در سراسر ویفر پخش شده‌اند. در واقعیتِ تولید نیمه‌رساناها، نقص‌ها تمایل به تجمع دارند. یک خراش، یک قطره آلودگی یا یک خطای لیتوگرافی اغلب یک ناحیه خاص از تراشه‌ها را از بین می‌برد، در حالی که بقیه ویفر دست‌نخورده باقی می‌ماند. از آنجا که این مدل واقعیت فیزیکی را نادیده می‌گیرد، هر نقص را به‌عنوان یک رویداد مستقل در نظر می‌گیرد که به یک تراشه مجزا برخورد می‌کند، و همین امر منحنی احتمال را منحرف می‌سازد.[1][2]

به دلیل همین اثر تجمعی، مدل پواسون برای تراشه‌های بزرگ به‌طور گسترده‌ای بدبینانه در نظر گرفته می‌شود. اگر نقص‌ها در کنار هم جمع شوند، چندین بار به همان تراشه‌های قبلی برخورد می‌کنند و در نتیجه تراشه‌های دیگری را که مدل پواسون فرض می‌کرد آسیب می‌بینند، نجات می‌دهند. برای جبران این موضوع، صنعت معادلات جایگزینی مانند مدل‌های مورفی (Murphy)، سیدز (Seeds) و دوجمله‌ای منفی (Negative Binomial) را توسعه داد که ریاضیات را طوری تنظیم می‌کنند تا نحوه تجمع واقعی نقص‌ها روی سیلیکون را بازتاب دهند. این مدل‌های توزیع ترکیبی، پیش‌بینی دقیق‌تر و اغلب بالاتری از بازدهی برای پردازنده‌های عظیم ارائه می‌دهند.[2][5]

با وجود این بدبینی، مدل پواسون همچنان خط مبنای صنعت باقی مانده است. این مدل بدترین سناریوی ممکن را ارائه می‌دهد که به کارخانه‌ها کمک می‌کند تا انتظارات پایه‌ای خود را برای معماری‌های جدید تعیین کنند. وقتی یک شرکت محاسبه می‌کند که طراحی یک تراشه جدید آن‌قدر بزرگ است که نمی‌تواند تحت مدل پواسون بازدهی سودآوری داشته باشد، اغلب به سمت معماری چیپلت (chiplet) تغییر مسیر می‌دهد. با شکستن پردازنده بزرگ به چندین تراشه کوچک‌تر که به‌طور جداگانه تولید شده و بعداً به هم متصل می‌شوند، معماران از نظر ریاضی جریمه نماییِ اندازه‌های بزرگ دای را دور می‌زنند.[3]

پیش‌بینی بازدهی در اساس تمرینی برای مدیریت عدم قطعیت است. با ترجمه نقص‌های میکروسکوپی به پیش‌بینی‌های کلان اقتصادی، مدل‌های آماری به تولیدکنندگان نیمه‌رسانا اجازه می‌دهند تا روی تراشه‌های خود قیمت‌گذاری کنند، ظرفیت کارخانه را برنامه‌ریزی کرده و تعیین کنند که چه زمانی یک نود تولیدی جدید واقعاً برای بازار آماده است. این ریاضیات است که معماری را دیکته می‌کند: تا زمانی که جریمه پواسون وجود دارد، صنعت همچنان چیپلت‌های کوچک‌تر و ماژولار را به سیلیکون‌های یکپارچه ترجیح خواهد داد تا اطمینان حاصل کند که مدل‌های نظری با واقعیت‌های فیزیکی اتاق تمیز همخوانی دارند.[1][3]