آرایه‌های سیستولیک چگونه داده‌ها را برای ضرب ماتریس‌ها در تراشه‌های هوش مصنوعی به جریان می‌اندازند؟

طراحان تراشه هنگام ساخت سخت‌افزار برای هوش مصنوعی با یک بده‌بستان دشوار روبرو هستند. طرفداران محاسبات همه‌منظوره استدلال می‌کنند که الگوریتم‌ها با سرعتی بیش از آن تکامل می‌یابند که بتوان آن‌ها را در سیلیکون محبوس کرد؛ آن‌ها از معماری‌هایی دفاع می‌کنند که انعطاف‌پذیری کافی برای مدیریت هر ساختار ریاضی جدیدی که محققان ابداع می‌کنند را حفظ کنند. در مقابل، مهندسان معماری‌های خاص‌دامنه (Domain-specific) معتقدند که انعطاف‌پذیری، اتلاف انرژی و زمان است. آن‌ها استدلال می‌کنند از آنجا که یادگیری عمیق تقریباً به طور کامل بر یک عملیات خاص—یعنی ضرب شبکه‌های عظیمی از اعداد در یکدیگر—متکی است، سخت‌افزار باید برنامه‌پذیری را کنار بگذارد و به مسیرهای سخت‌افزاری صلب و بهینه‌شده‌ای روی آورد که منحصراً برای همان یک وظیفه طراحی شده‌اند.[2][4]

محور این بحث، محدودیت بنیادین طراحی کامپیوترهای سنتی است که به عنوان «گلوگاه فون نویمان» شناخته می‌شود. در یک پردازنده استاندارد، اجرای یک محاسبه نیازمند واکشی یک عدد از حافظه اصلی، انتقال آن به واحد حساب و منطق، انجام عملیات ریاضی و ارسال نتیجه به عقب است. اچ.تی. کونگ (H.T. Kung)، یکی از نویسندگان مقاله بنیادین سال ۱۹۸۲ درباره معماری‌های سیستولیک، توضیح می‌دهد: «مشکل اینجاست که دسترسی به حافظه کند است و انرژی زیادی مصرف می‌کند.» وقتی یک شبکه عصبی به میلیاردها عملیات ضرب و جمع نیاز دارد، تراشه زمان و انرژی بیشتری را صرف جابجایی رفت‌وبرگشتی داده‌ها می‌کند تا اینکه واقعاً به محاسبه بپردازد.[1]

برای حل این مشکل، مهندسان به مفهومی روی آوردند که کونگ آن را از قلب انسان الهام گرفته بود. در یک آرایه سیستولیک، داده‌ها با یک جریان ریتمیک و پیوسته از طریق شبکه‌ای از عناصر پردازشی پمپاژ می‌شوند. به جای ارسال نتیجه به حافظه، هر عنصر یک عملیات حسابی واحد را انجام می‌دهد و بلافاصله خروجی را در چرخه ساعت بعدی به همسایه خود منتقل می‌کند. داده‌ها در شبکه سیلیکونی موج می‌زنند و پیش از آنکه نتیجه نهایی از آرایه خارج شود، چندین بار توسط عناصر مختلف مورد استفاده مجدد قرار می‌گیرند.[1][3]

این معماری نظری در سال ۲۰۱۷ به پایه و اساس زیرساخت‌های مدرن هوش مصنوعی تبدیل شد، زمانی که گوگل جزئیات اولین واحد پردازش تنسور (TPU) خود را فاش کرد. نسخه اولیه TPU دارای یک آرایه سیستولیک عظیم شامل ۶۵,۵۳۶ عنصر پردازشی بود که در یک شبکه ۲۵۶ در ۲۵۶ چیده شده بودند. گوگل با در حرکت نگه داشتن داده‌ها در این شبکه بدون بازگشت به حافظه دسترسی تصادفی پویا (DRAM)، به جهش عظیمی در کارایی دست یافت. این شرکت گزارش داد که TPU برای وظایف استنتاج، ۱۵ تا ۳۰ برابر عملکرد بالاتر و ۳۰ تا ۸۰ برابر عملکرد بر وات بیشتری نسبت به پردازنده‌های مرکزی (CPU) و گرافیکی (GPU) هم‌عصر خود ارائه می‌دهد.[2]

روش خاص حرکت داده‌ها در این شبکه‌ها، میزان کارایی آن‌ها را تعیین می‌کند. پردازنده TPU گوگل از یک جریان داده «وزن-ثابت» (Weight-stationary) استفاده می‌کند. در این پیکربندی، پارامترهای شبکه عصبی—یعنی وزن‌ها—در عناصر پردازشی بارگذاری شده و در جای خود ثابت می‌مانند. داده‌های ورودی از چپ به راست در شبکه جریان می‌یابند، در حالی که مجموع‌های جزئی از بالا به پایین سرازیر می‌شوند. همان‌طور که محققان تلسنس (Telesens) در تحلیل معماری سال ۲۰۱۸ خود به تفصیل بیان کردند، این روش انرژی مصرف‌شده برای جابجایی وزن‌ها را که اغلب بزرگ‌ترین ماتریس‌ها در محاسبه هستند، به حداقل می‌رساند.[3][6]

در حالی که گوگل مدارهای مجتمع با کاربرد خاص (ASIC) و اختصاصی ساخت، انویدیا (Nvidia) اصول سیستولیک را مستقیماً در واحدهای پردازش گرافیکی انعطاف‌پذیر خود ادغام کرد. معماری هاپر (Hopper) انویدیا که در سال ۲۰۲۲ معرفی شد، به شدت به هسته‌های تنسور (Tensor Cores) نسل چهارم متکی است. این هسته‌ها در اصل آرایه‌های سیستولیک مینیاتوری هستند که در ساختار گسترده‌تر GPU تعبیه شده‌اند. آن‌ها به تراشه اجازه می‌دهند تا ضرب ماتریس‌های متراکم را با کارایی یک آرایه سیستولیک اجرا کند، در حالی که منطق برنامه‌پذیر پیرامونی مورد نیاز برای مدیریت عملیات‌های غیرماتریسی را نیز حفظ می‌کند.[4]

شرکت‌های دیگر مفهوم جریان داده را در مسیرهای متفاوتی پیش برده‌اند. شرکت گراک (Groq)، که توسط مهندسان سابق TPU گوگل تأسیس شده است، واحد پردازش زبان (LPU) را توسعه داد. بر اساس مستندات فنی سال ۲۰۲۵ این شرکت، LPU اتکای آرایه سیستولیک سنتی به منطق کنترلی پیچیده را کنار می‌گذارد و در عوض از یک معماری قطعی (Deterministic) استفاده می‌کند که در آن مسیر دقیق و زمان‌بندی هر قطعه از داده‌ها، پیش از اجرای برنامه توسط کامپایلر شناخته می‌شود. هدف این رویکرد، حذف جهش‌های تأخیری است که وقتی تراشه‌های سنتی باید برای واکشی حافظه منتظر بمانند، رخ می‌دهد.[5]

کارایی آرایه‌های سیستولیک اکنون در حال فراتر رفتن از مراکز داده عظیم است. در تحلیلی در مارس ۲۰۲۶، آویک دی (Avik De)، محقق رباتیک، نشان داد که چگونه آرایه‌های سیستولیک برای محاسبات لبه (Edge computing) و رباتیک عمومی در حال تطبیق هستند. از آنجا که این تراشه‌ها می‌توانند ریاضیات پیچیده ماتریسی را با بودجه توان مصرفی بسیار محدود اجرا کنند، به سیستم‌های خودمختار اجازه می‌دهند تا مدل‌های ادراکی پیشرفته را به صورت محلی و بدون نیاز به اتصال مداوم به سرورهای ابری اجرا کنند.[7]

ماهیت صلب آرایه‌های سیستولیک همچنان آسیب‌پذیری اصلی آن‌هاست. اگر یک مدل هوش مصنوعی به عملیاتی غیر از ضرب ماتریس‌های متراکم نیاز داشته باشد—مانند ماتریس‌های پراکنده (Sparse matrices) که در معماری‌های ترکیبی از متخصصان (Mixture of Experts) استفاده می‌شوند و بسیاری از مقادیر در آن‌ها صفر است—آرایه سیستولیک چرخه‌های ساعت را با ضرب در صفر هدر می‌دهد. سخت‌افزار نمی‌تواند به راحتی از این عملیات‌ها بگذرد، زیرا جریان ریتمیک داده‌ها باید در سراسر شبکه حفظ شود.[3]

طراحان سخت‌افزار در حال حاضر تلاش می‌کنند آرایه‌هایی بسازند که بتوانند به صورت پویا صفرها را دور بزنند یا در لحظه با جریان‌های داده‌ای مختلف سازگار شوند. موفقیت این طراحی‌های هیبریدی تعیین خواهد کرد که آیا نسل بعدی هوش مصنوعی به سیلیکون‌های تخصصی‌تر متکی خواهد بود، یا اینکه صنعت مجبور می‌شود برای همگام شدن با تغییرات الگوریتمی، یک معماری کاملاً جدید ابداع کند.[3]